Computer Systems Modeling and Verification
Code UE : USEEN1
- Cours + travaux pratiques
- 6 crédits
Responsable(s)
Tristan CROLARD
Public, conditions d’accès et prérequis
Computer Science or Computer/Electrical Engineering Bachelor.
Objectifs pédagogiques
Students who take this course will gain an understanding of the concepts and theories of computer-aided formal specification and verification, and learn how to use and write formal verification tools.
Mots-clés
Contenu
Most of the course is devoted to high-level semantic design and code-level properties. The emphasis is put on executable specifications and verification tools based on the following methods:
- Static analysis and type checking
- Design-by-contract and property-based testing
- Preliminaries
- Imperative programming and unit testing
- Functional programming and logic
- Part I: static analysis
- Specification: typing rules (deductive system)
- Implementation: mode-based extraction of functional code
- Part II: dynamic verification
- Specification: design-by-contract
- Implementation: self-testing and property-based testing
Modalité d'évaluation
Attendance and participation in lessons (50%) and written final exam (50%).
Cette UE apparaît dans les diplômes et certificats suivants
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Intitulé de la formation |
Type |
Modalité(s) |
Lieu(x) |
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Intitulé de la formation
Artificial Intelligence for Connected Industries
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Lieu(x)
Package
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Lieu(x)
Paris
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Intitulé de la formation
Master Computer Networks and IoT Systems
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Lieu(x)
Package
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Lieu(x)
Paris
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Intitulé de la formation | Type | Modalité(s) | Lieu(x) |
Contact
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Enseignement non encore programmé
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